隨著PCB設計復雜性的增加，信號完整性的分析不僅包括反射、串擾及EMI，穩定可靠的電源供應亦成為研究的關鍵領域之一。尤其在低壓大電流和高速設計供電環境中，電源的波動可能導致嚴重后果，因此提出了“電源完整性”，即PI(power integrity)的概念。

什么是電源完整性?

在板級設計中，信號完整性(SI)、電源完整性(PI)以及電磁兼容性(EMC)是三個核心問題。信號完整性確保數字電路的正常運作及芯片間的有效通信;電源完整性則確保系統具備穩定的供電和良好的噪聲抑制能力;電磁干擾(EMI)則關注PCB板級電路系統不干擾其他系統，同時也不受其他系統干擾。可以說，電源完整性是信號完整性和電磁兼容性的基礎。

電源完整性設計涵蓋整個供電系統的各個環節，自電源起始，依次經過濾波電容、PCB走線、過孔，直至負載芯片封裝內部的die。鑒于實際電流消耗是在負載芯片上發生，電源完整性設計不僅包含VRM(電源芯片)、PCB上的電容、PCB上的電源與地平面，還涉及芯片封裝內的電容、封裝內的電源與地網絡，以及Die上的電容。電源完整性作為一個系統級概念，系統中任何細微的變化均可能對整體性能產生影響。

PI設計的目標旨在為負載芯片提供穩定電壓，并確保該電壓能夠保持在極小的容差范圍內，例如5%或3%的要求。

在理想狀態下，電源的阻抗應為零，從而確保電源網絡內各點的電壓恒定，等同于電源的輸出電壓。但現實中，電源網絡往往遭受顯著的噪聲干擾，一旦干擾程度超出一定閾值，便會對系統的正常運行造成影響。

電源系統的噪聲受多種因素影響，主要包括以下方面：

首先，穩壓電源芯片的輸出電壓紋波是開關電源斬波工作模式的固有特性，此類噪聲難以避免。盡管線性電源具有較好的輸出紋波特性，且自身輸出噪聲較低，但由于輸出功率有限，轉換效率不高，因此在多數應用場景中，仍需選擇開關電源。

其次，穩壓電源無法實時響應負載電流變化，導致產生電壓噪聲。穩壓電源通過感知輸出電壓變化，調整輸出電流，以維持額定電壓值。然而，當負載電流快速變化或穩壓電源的環路設計不當時，穩壓電源無法及時提供足夠的電流，輸出電壓將出現上下波動，進而產生電源噪聲。

第三，負載瞬態電流在電源路徑和地路徑上產生的電壓降也會引起電源噪聲。PCB板上的任何電氣路徑均存在阻抗，無論是完整的電源平面還是電源引線。對于多層板，通常設有完整的電源平面和地平面，穩壓電源輸出首先接入電源平面，供電電流流經電源平面，到達負載電源引腳。地路徑與電源路徑類似，但電流路徑變為地平面。完整平面的阻抗較低，但并非不存在。若使用引線而非平面，路徑上的阻抗將更高。此外，引腳及焊盤本身存在寄生電感，瞬態電流流經此路徑必然產生壓降，因此負載芯片電源引腳處的電壓會隨瞬態電流變化而波動，這是阻抗引起的電源噪聲。

最后，負載芯片在開關狀態時瞬間變化的電流引起的同步開關噪聲(SSN)也是一種電源噪聲。瞬間變化的電流在經過回流途徑上存在的電感時，形成交流壓降，從而產生噪聲，因此也稱為?i噪聲。同步開關噪聲主要伴隨器件的同步開關輸出產生，開關速度越快，瞬間電流變化越明顯，電流回路上的電感越大，產生的SSN越嚴重。因此，SSN并非完全是電源問題，其對電源完整性的影響主要表現為地彈和電源反彈現象。

如何獲得好的PI

想要獲得一個好的電源供電系統，“設計+仿真+測試”，每一步都不能少。

設計是基礎

PI(電源完整性)研究的主要內容是探討如何確保穩壓模塊的輸出能夠通過傳輸路徑穩定地傳遞至負載的接收端。該研究主要涉及穩壓電源和傳輸路徑兩個核心組成部分。

穩壓電源的設計是一項涉及眾多因素的復雜過程，主要包括以下方面：

1. Power tree設計

2. 環路穩定性設計

3. 布局布線設計

此外還包括電源拓撲選擇、電源EMI設計等等。

傳輸路徑的設計也包括很多內容，如以下幾點：

1. 電源目標阻抗設計

2. 去耦電容設計

3. PCB的疊層設計

4. PCB的分割、布局和電源平面分配設計

此外還包括地平面處理、電源濾波等等

仿真是手段

如果設計是基礎，那么仿真就是對于設計的優化手段，電源完整性仿真的內容很多，主要包括以下幾個方面：

1. 板級電源通道阻抗仿真

電源網絡的目標阻抗設計要求，是在特定頻率范圍內確保電源網絡的阻抗值不超過既定目標。通過仿真分析獲得的PDN曲線，能夠識別出阻抗超標的頻點或頻段。針對這些超標區域，可采取添加電容器進行去耦的措施，以實現該頻段阻抗的降低，確保其低于預設的目標阻抗值。

2. 板級直流壓降仿真

直流壓降(IRdrop)仿真旨在模擬電源平面層的直流電壓降低情況，并分析過孔及銅皮的電流密度分布與流向，以評估平面層的載流性能。

芯瑞微(上海)電子科技有限公司的PhysimDC可以針對電源完整性中直流壓降(IRdrop)進行仿真分析，關注主要仿真電源平面層的直流電壓降，以及過孔、銅皮的電流密度和電流方向，從而得到平面層的載流能力狀況。通過監測負載電流的消耗狀況，可對各電源平面上點的直流壓降及電流密度進行考察，以判斷其是否超出銅皮的載流極限。

PhySim DC電源網絡電壓分布云圖
 

PhySim DC電流密度分析

3. 板級諧振仿真

諧振是指能量被夾在兩個平行板之間，因原始信號與其反射信號同相而形成的共振腔效應，在諧振頻率點附近，平面對地阻抗變得很大，將會導致電源完整性問題。另外諧振點若與器件工作頻率相同，將引起共振，共振幅度較大將導致性能下降。

其中平面阻抗和諧振分析稱為電源的AC仿真，直流壓降和電流密度仿真為DC仿真。

測試是檢驗

在硬件設計領域，測試是驗證設計正確性的唯一準則。由于仿真過程中可能存在模型與參數的誤差，測試成為反映設計真實性的關鍵環節。針對電源完整性部分的測試，主要可劃分為以下幾個主要方面。

1. 紋波、噪聲測試

紋波與噪聲測試是電源完整性檢測的基礎項目。在進行此類測試時，以下要點需關注：

(1)測試紋波時，通常在電源輸出電容端進行;而測試噪聲時，則在負載端的濾波電容端進行。

(2)測試紋波與噪聲時，應設置不同的帶寬限制。

(3)采用高比特示波器(如10比特、12比特)以提高測量精度。

(4)測試時，應選擇示波器最小量程檔位，以獲得最低的本底噪聲。

(5)使用AC耦合或隔直電容可能掩蓋電壓跌落現象或濾除低頻信號，因此采用DC耦合進行測量至關重要。若示波器不支持較大偏移量，可使用專業測試探頭。

(6)注意設置輸入阻抗，以降低探頭與示波器構成的負載效應。

(7)根據測試需求進行帶寬限制，并確保接地線盡可能短，以減少外部雜訊干擾。

2. 激勵響應測試

激勵-響應測試是通過向被測試設備輸入特定的模擬或數字信號作為激勵，并同步收集該設備的響應信號，進而通過對比分析激勵信號與響應信號，以檢測設備的特性或診斷潛在的故障。在電源完整性測試的過程中，測試人員會在輸出電壓上利用信號發生器疊加任意的激勵波形，并在負載端監測傳輸的波形，以此來評估電源的傳輸質量。

3. 環路穩定性測試

在評估環路穩定性時，主要方法包括Bode圖法和動態負載測試法。對電源實施動態負載測試，可以用于檢測環路穩定性。然而，若環路不穩定，為確定問題發生的具體位置，則需采用Bode圖測試，觀察增益-相位曲線，以進行深入分析。

4. PDN測試

在對PDN(電源分配網絡)阻抗曲線的仿真正確性進行驗證時，我們可通過采用VNA(矢量網絡分析儀)進行實際測量，以此對比仿真結果與實測數據，分析二者之間的差異。

此外，還包括電壓跌落測試、電源通道電流測試等項目。

鑒于電源的穩定性是確保產品正常運行的關鍵要素，PI設計因此在電子產品開發中占據著至關重要的地位。